台积电5纳米工艺芯片明年进行风险性试产
极客时间编辑部
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近日，台积电发布了两项关于其在极紫外光刻（EUVL）方面取得重要进展的公告。
首先，这家全球一号代工厂已经成功使用其第二代 7nm 工艺技术，完成了首个客户芯片的流片工作，该技术采用了有限的 EUVL 技术；其次，台积电透露计划于 2019 年 4 月开始试产 5nm 工艺技术。
据了解，台积电于今年 4 月，开始采用第一代 7nm 制造工艺（CLN7FF/N7）大批量生产芯片。N7 技术仍在采用 ArF 准分子激光的深紫外（DUV）光刻技术。
相比之下，台积电的第二代 7nm 制造技术（CLN7FF +/N7 +）将对四个非关键层使用极紫外光刻（EUVL），主要是为了加速生产，并学习如何熟练掌握 ASML 的 Twinscan NXE。
接下来，台积电将推出第一代 5nm（CLN5FF，N5）工艺，将最多在 14 个层上应用 EUV。这将实现密度方面的切实改善，但是需要台积电广泛使用 EUV 设备。与初代 7nm 相比，5nm 工艺将使芯片面积缩小约 45％（即 5nm 芯片的晶体管密度比 7nm 芯片高出约 1.8 倍），同功耗频率提升 15％，同频功耗降低 20％（在频率和复杂度相同的情况下）。
明年 4 月，台积电将准备开始使用 5nm EUV 工艺芯片进行风险性试产。通常，代工厂及其客户从风险性试产到量产大约需要一年的时间。台积电现在可能打算在 2020 年大规模生产 5 纳米芯片，以便于及时满足各家旗舰智能手机新平台的要求。
据悉，台积电 5nm 的工艺的 EDA 设计工具将在今年 11 月提供，因此，芯片设计现在可能就正在进行中。虽然 5nm 工艺的许多基础 IP 模块已经准备就绪，但是仍然缺失一些重要部分。
事实上，阻止小型公司开发 FinFET 芯片的一大重要因素是开发成本。制定 SoC 的平均成本（人工成本和知识产权许可证）约为 1.5 亿美元，而 5nm 时代将增加到 2 亿至 2.5 亿美元，这将不少本抱有兴趣的工厂拒之门外。
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