除法器算法实现描述：
步骤1 从余数寄存器中减去除数寄存器中的值，将结果保存在除数寄存器中；
步骤2 测试余数是否小于0
如果余数小于0，则执行步骤2b；
否则，执行步骤2a；
步骤2a 将商寄存器左移，且最低位设置为1；
步骤2b 将余数寄存器的值跟除数寄存器的值相加，结果存放在余数寄存器中；将商寄存器左移，最低位设置为0；
步骤3 将除数寄存器右移1位
步骤4 测试是否第N+1次执行
如果是，则结束；否则，跳转到步骤1执行；

对于最后那个优化版本的加法器，我的理解是这样的：每一位都是又全加器组成，而每个全加器由两个半加器和一个或门电路组成，其中一个半加器是计算每个位相加的和进位信息无关，所以这个半加器在各个位上可以同时并行计算，同时计算后每个位会得出相加结果Y和进位信息U，Y与上一位的进位信息W0用另一个半加器相加后得到结果Z和进位信息V，Z为此位最终相加结果，U和V通过或门电路计算可得出最终进位信息W提供给下一位进行同样的计算。这样看来似乎第二个半加器和或门电路计算还是要依赖上一位同样的计算得出的进位信息，貌似这里无法并行。但是真的就此结束了吗？看老师给出的图我的理解是这样的：每一位的运算公式是这样的：W=U||V，Z=（Y+W0）1，V=（Y+W0）2，（请允许我这里用+表示半加器，后缀1表示半加器得到的相加结果，后缀2代表半加器得到的进位信息），而W0=U0||V0，所以有Z=（Y+（U0||V0））1，W=U||（Y+W0）2，这样以来即便是最高位也能得到一个基于各位第一个半加器计算结果的逻辑表达式，对于人类来解这个表达式似乎也没有优化效果，但是正如老师所说电路的天然并行行，我们将这个很长的表达式展开，硬件就可以并行计算很多小步骤，从而得到空间换时间的巨大效率提升。

---总结---
并行化：无论是硬件还是软件层面，并行化首先就是要确认号各个模块之间的依赖关系，找出可最大并行化的分组。

---问题---
1. 请问下老师，移位的错开接线是如何做到的，乘法过程中会不断位移，那不是要一直重新连线？
2. 门延迟明白了，时钟频率的问题指的是几个操作实际耗费的时间不同，从而导致一个时钟周期内短指令的空闲期长吗？
3. 最后一张图的话，每一位在独立计算时，都需要同时获得前几位所得来的进位信息么？