- ZR20212021-12-18老师太棒了，这是我见过将缓存讲的最详细的文章，课买的真值！！！ 不过有几个问题想请教下老师： 1. 文章中提到的根据32位地址确定缓存的组和路，这个地址是虚拟地址还是物理地址？ 后面的案例里的数组的地址是虚拟的连续地址，映射到物理地址的话不一定连续，所以当第二层4096循环的时候不一定会落到同一组；如果是物理地址的话，那就是说也得经过页表转换，这个转换是不是先经过TLB的转换，如果TLB miss里再到内存里加载新的页表？ 2. 缓存伪共享看样子只会出现在多线程的场景下，单进程的话每个进程内存映射后的物理地址的间隔远远大于一个cache line，所以不会出现多进程访问了同一个cache line的情况 3. 进程切换比线程切换的代价小是不是有一部分就是这个cache line 缺失导致的，因为切换到新的进程后，里面的数据要从内存重新加载到cache line中，频繁的进程切换导致的cache 缺失也挺严重的 希望得到老师的解答，万分感谢！！！
作者回复: 第一个问题，是物理地址，其实你后面第二题的分析差不多就能推导出来这里必须用物理地址了。你的第二和第三问，猜想都是对的。你掌握得很好嘛！
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相逢是缘2021-11-29老师，我可能陷入思维误区了，有几个问题请教一下 1、CPU如何把数据读取到cache的呢？ 某个时刻一个CPU指令访问数据地址0，一个cache line 64个字节，CPU会把0~63这64个字节全部读取到cache line，假如数据线是64位，一次能读取8个字节，也需要读取8次，如果读取一次需要100个CPU时钟周期，那读取一个cache line需要800个时钟周期。但是下条指令访问的数据地址可能是0x100000，这时CPU是插入NOP操作，等待800个时钟周期等着cache line填充完吗？还是怎么操作的呢？ 2、缓存做成多级，每一级电路上有什么不同吗（都是SRAM？），主要是因为硬件集成电路价格的原因去分为这么多级缓存吗？ 3、了解到L1级缓存一般都分为指令Icache和数据Dcache，而到L2、L3就不分了Icache和Dcache了呢？作者回复: 1. 你的猜想是对的。如果读取的时候缓存不命中，这一次读数据往往都要上百年时钟周期。但是访存却不必要等cache line全部填完，它只要拿到自己想要的数据就可以了，cache line可以交给其他模块继续填充。CPU的模块之间是并行的。还有一点，如果是连续的内存读取的话，内存控制器这个模块是可以做加速的，这种优化就可以让访存和总线传输足够快。 2. 一般来说，L1/L2是SRAM，L3常见的是STT-MRAM或者是eDRAM。价格是一方面吧，关键是CPU的面积，就算你不计成本的话，功耗，散热都会受面积的影响，我们不可能无限制地增加电路面积。制程的缩小有利于在同样面积的芯片上刻录更多的电路。 3. 确实，你学习得很深入。我们课里没有提icache，是觉得概念比较多，我希望尽量简化。没有更多的icache缓存是因为没有必要，因为指令毕竟还是顺序执行的最多。不像数据cache，访问哪个内存块随机性大一些。
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aikeke2021-12-12老师，一个cache line里，V（valid）、M（modified）以及tag这几个字段是保存在哪里呢？"假设要寻址一个 32 位的地址，缓存块的大小是 64 字节，缓存组织方式是 4 路组相连，缓存大小是 8K。经过计算我们得到缓存一共有 32 个组（8×1024÷64÷4=32）"作者回复: 有专门的电路呀。它不占据缓存块的空间哈。你后面引用的那个公式里是不包含这几个字段的。
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🐮2021-11-30老师，你好，平台我们为提升读取数据性能，会把所需要的数据尽量放在同一个cache line中，但如果存在多个进程会对相临数据写时又要尽量不要把数据放在同一个cache line中，这块是否是从读和写来理解比较好啊，如果是读，就放一起，多进程写就不要放一起；作者回复: 其实核心点不在于读和写，而在于是否在多线程之间共享。单线程的话，读写都可以加速。多线程就要小心了，如果都有写操作的话，要注意伪共享的情况。
那时刻
2021-11-30从文件角度理解，buffer可以理解为是一类特殊文件的cache，这类特殊文件就是设备文件，比如/dev/sda1, 这类设备文件的内容被读到内存后就是buffer。而cache则是普通文件的内容被读到了内存。作者回复: 谢谢~其实我们第15节课就已经解释了，你可以对照一下~
linker2021-11-29LEVEL1_ICACHE_SIZE 32768 LEVEL1_ICACHE_ASSOC 8 LEVEL1_ICACHE_LINESIZE 64 LEVEL1_DCACHE_SIZE 32768 LEVEL1_DCACHE_ASSOC 8 LEVEL1_DCACHE_LINESIZE 64 一个cacheline == 64bytes, 总共有8路，64组，64*64*8=32768bytes是这样吗？ 如果是这样的话，每个路就相当于一个cacheline作者回复: 对的，是啊：）
- linker2021-11-29大佬，L1 cache，一路等于64个cacheline， 这个是怎么计算出来的，有点懵？
作者回复: 不是吧。我的原文里是写cache的大小是组数，路数和cache line size的乘积。这句话你明白了吗？那么一个cache line就是64字节，我们看到总共有8路，所以算的是64组呀。我觉得这里写得还算清楚，你再看一下原文？
shenglin2021-11-29cache的物理介质是SRAM，存储的是主存里某些地址上的数据，buffer是主存的一部分，物理介质是DRAM，存储的是业务的缓冲数据。作者回复: OK。我们第15节课也有解释，可以对照着理解一下。
满分💯2021-12-16看完收获很多，最近看了一票文章 ，结合这看，效果更加 https://coolshell.cn/articles/20793.html3
张Dave2022-02-08第二层循环是以 512 为间隔访问元素，即每次访问都会落在同一个组内的不同 cache line ，因为一组有 8 路。 有点疑问： 一个组内有8路，8条cacheline，可容纳64元素。为什么不是按照64元素间隔遍历，这样就可以把一个组内的cacheline都替换完啊，为什么要按照512元素遍历？共 1 条评论2