• Luke
    2021-07-15
    老师,您说的大尺寸芯片指的是大的晶圆尺寸,可以切割更多的Die;还是指,通过整合多个异构die形成大尺寸的芯片?

    作者回复: 都算了。 大的单die芯片,大的多die芯片,都是大芯片。 光刻机的最大尺寸是 单个die的上限。 衬底层的最大尺寸是多die的上限。

    
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  • Geek_eadccb
    2021-08-31
    邵老师,3D DRAM的可行性怎么样?是纸上谈兵还是个确定的未来研发方向?

    作者回复: 3D DRAM是一个必然的发展路线

    
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  • Lorry
    2021-08-15
    请教老师一个问题,中国互联网企业(比如平头哥)做的CPU芯片是类似于arm做上游设计,还是类似于intel的上下全做?感觉他们应该类似于做上游设计吧,就是和之前华为海思类似

    作者回复: 类似于海思,fabless公司。 arm是IP公司,属于IC公司的上游。

    
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  • 小王
    2021-06-21
    请教博士,OPPO的哲库科技主要是做手机里面哪类芯片的呢?

    作者回复: 正常肯定是从AP-应用处理器开始。

    
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  • 分清云淡
    2021-06-16
    请教一个CPU主频的问题: 这么多年光刻工艺从65nm降低到了10ns,我理解同样一个 大小的Die能集成的晶体管数量翻了6倍,但是为什么主频没有提升6倍呢?(十年前主频是2G,现在还是 2G多点) 另外我看现在的芯片是各种集成cache、GPU这是说提升主频在显示业务场景中意义不大了吗?(瓶颈主要在内存latency?)

    作者回复: 主频提升,功耗成指数上涨,因此“堆料”更合算。 GPU算力高,内存墙问题更大。CPU主频提升,效果好,难度高。

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  • 分清云淡
    2021-06-16
    请教博士,不考虑经济因素的话一个能实用的Die能做到多大?有人说大Die解决不了散热问题;有人说大Die没法超越光速的限制(3*10^8/1GHz = 30cm)。对这两个解释您怎么看,尤其是光速限制这个 我能理解目前的小Die 是为了降低成本。

    作者回复: wafer现在最大的是300mm,业界曾经计划2017年上450mm,设备太贵,放弃了。 大wafer,能切割的die多,平均单价便宜。 但是wafer大到一定程度,物理应力都有问题,无法移动,无法加工。 die的大小是光刻机的能力决定的,最大的die是858mm^2,超过这个范围需要拼接。光刻机为什么有这个限制,我也不知道,但是估计跟光速无关…….

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  • Geek_eadccb
    2021-08-30
    邵老师,您提到的这一点: “第二,互联网公司具有终端用户的上帝视角,有重新排列产业的成本结构的能力,甚至可以重新移动软硬件的切分点。例如 AWS 的 Nitro 芯片组,就把软件定义网络的软硬件切分点,又往硬件侧拨动了一下。” 我不太理解,您可以展开说说吗?往硬件拨动具体是指什么?

    作者回复: 就是类似于,VPU,DPU这类的芯片,相当于把软件硬化了。

    
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  • 赵文博
    2021-06-17
    老师,想请教一下SiP,这个是纯封装的技术么?跟芯片厂有没有啥关系呀。是不是未来的一大方向?

    作者回复: SIP是封装技术。 一般芯片制造厂都提供封装服务,也可以用专门封装厂的封装服务。SIP只是封装技术的一个分支。 3D封装,高密度封装是未来的大方向。

    
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  • Panda
    2021-06-16
    到 1nm 以下 摩尔定律应该会失效

    作者回复: 办法总会有吧

    
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